이번 프로젝트에서는 반도체 공정 편차를 이용해 고유한 응답을 생성하는 8T SRAM PUF를 설계하였다.

설계는 0.5um Analog CMOS 2P3M 5V 공정의 MPW를 기반으로 진행했으며, 회로 설계 및 시뮬레이션은 Cadence Virtuoso 환경에서 수행하였다.

본 프로젝트에서는 단순히 SRAM PUF 셀만 설계한 것이 아니라, Precharge Circuit, Decoder, Write Driver, Sense Amplifier 등 SRAM 동작에 필요한 주변 회로를 포함한 통합적인 16×16 Array 구조를 설계하였다.

또한 회로 수준의 설계에 그치지 않고, 실제 구현 가능성을 고려하여 레이아웃 설계까지 진행하였다.

프로젝트의 핵심 목표는 기존 6T SRAM PUF에서 발생할 수 있는 bit flip 문제를 줄이고, 보다 안정적인 PUF 응답 특성을 갖는 새로운 셀 구조를 설계하는 것이었다.

나아가 PUF의 3대 성능지표인 Reliability, Randomness, Uniqueness를 고려하였으며, 0.5um(500 nm) 공정을 감안해 각각 97%, 40%, 45% 수준을 목표로 설정하였다.

마지막으로 설계한 16×16 chip은 레이아웃까지 완료한 뒤, 2026년 3월 7일 MPW 측에 GDS로 제출하였다.

2. PUF (Physical Unclonable Function)

PUF는 반도체 제조 과정에서 자연스럽게 발생하는 공정 편차(process variation) 를 이용하여, 각 칩마다 고유한 응답을 생성하는 하드웨어 보안 기법이다.

동일한 구조의 회로를 동일한 공정으로 제작하더라도, 내부 소자의 미세한 차이로 인해 각 칩은 서로 다른 응답 특성을 가지게 된다. 이러한 특성 덕분에 PUF는 복제가 매우 어려운 하드웨어 기반 고유 식별자로 활용될 수 있다.

이러한 차이는 소자의 문턱전압(Vt), 이동도(mobility), 채널 길이 및 폭, 배선 및 소자 mismatch 등의 미세한 공정 편차에서 비롯된다. 동일한 회로를 동일한 공정으로 제작하더라도 이러한 물리적 특성이 완전히 같을 수는 없기 때문에, 각 칩은 물리적으로 복제하기 어려운 고유성을 갖게 된다.

즉, PUF는 별도의 비밀 키를 저장하지 않고도 칩 자체의 물리적 특성을 바탕으로 device authentication, key generation 등에 활용될 수 있다.

3. SRAM PUF

SRAM PUF는 SRAM 셀의 power-up 초기 상태를 이용하는 대표적인 PUF 구조이다.

SRAM 셀은 전원이 인가되는 순간 내부 소자의 미세한 공정 편차에 의해 특정한 한쪽 상태로 수렴하게 된다. 이때 형성되는 초기값은 셀마다 다르게 나타나며, 여러 셀의 초기값을 모으면 칩 고유의 bit pattern을 얻을 수 있다.

이러한 특성 덕분에 SRAM PUF는 별도의 복잡한 회로 없이도 구현할 수 있으며, 기존 SRAM 구조를 그대로 활용할 수 있다는 점에서 하드웨어 보안 분야에서 널리 연구되어 왔다.

다만 실제 SRAM PUF에서는 모든 셀이 항상 안정적인 초기값을 보장하지는 않으며, 이러한 안정성 문제는 곧 PUF의 reliability와 직접적으로 연결된다.

4. 6T SRAM Cell과 제안한 8T SRAM Cell

Conventional 6T SRAM cell은 두 개의 cross-coupled inverter와 두 개의 access transistor로 이루어진 가장 기본적인 SRAM 구조이다.

일반적인 메모리 용도로는 면적 효율이 높고 구현이 단순하다는 장점이 있지만, PUF 관점에서는 power-up 시 초기 상태가 얼마나 안정적으로 결정되는지가 매우 중요하다.

특히 셀 내부의 mismatch가 충분하지 않은 경우에는 전원 인가 시 특정 상태로 강하게 수렴하지 못하고, 외란이나 조건 변화에 따라 초기값이 달라질 수 있다. 이러한 현상은 반복 동작 시 bit flip으로 나타나며, 결국 PUF의 reliability를 저하시키는 원인이 된다.

따라서 본 프로젝트에서는 기존 6T SRAM cell의 안정성을 정량적으로 확인하기 위해 SNM(Static Noise Margin) 을 기준으로 분석을 진행하였다.

이를 위해 Virtuoso 환경에서 graphical technique을 적용할 수 있도록 transformation 회로를 구성하였고, 이를 바탕으로 Abs. SNM과 Diff. SNM을 측정하였다.

구체적으로는 곡선을 45도 회전시킨 뒤, SNM 사각형의 대각선 길이를 측정하고 이를 √2로 나누는 방식으로 값을 계산하였다.

기존 6T 구조를 분석한 뒤, PUF 응답의 안정성을 높이기 위한 새로운 8T SRAM PUF 구조를 설계하였다. 새로 설계한 구조는 아래와 같다.

제안한 8T 구조는 기존 6T SRAM에 항상 ON 상태의 PMOS 2개를 추가한 형태이다. 이 PMOS의 on-resistance에 의해 내부 Q/QB 노드의 전압 강하가 유도되고, 그 결과 SNM의 상대적 불균형이 커지도록 설계하였다. 이를 통해 power-up 시 초기값의 결정성을 높이고자 하였다.

제안한 구조의 핵심은 Diff. SNM을 증가시켜 power-up 초기값의 결정성을 높이고, 동시에 Abs. SNM은 read 동작이 가능한 수준으로 유지하는 것이다.

결과적으로, 0.5um 5V 공정 PDK에서 기존 6T SRAM의 Abs. SNM / Diff. SNM은 각각 549.3 mV / 34.62 mV였고, 제안한 8T SRAM에서는 502.7 mV / 59.62 mV로 측정되었다. 즉, Abs. SNM은 일부 감소했지만 Diff. SNM은 약 1.7배 향상되어 PUF 안정성 개선 가능성을 확인하였다.

5. 마무리

이번 프로젝트에서는 기존 6T SRAM PUF의 한계로 지적될 수 있는 bit flip 문제에 주목하여, 보다 안정적인 응답 특성을 갖는 8T SRAM PUF 구조를 설계하였다.

또한 셀 단위 설계에 머무르지 않고, 16×16 array와 주변 회로를 포함한 통합 매크로 설계, SNM 기반 안정성 분석, 레이아웃 구현, 그리고 MPW용 GDS 제출까지 수행하였다.

향후 칩이 수령되면 28-pin SOP 패키지를 장착할 수 있는 PCB를 설계하고, FPGA를 활용하여 실제 칩 구동 및 응답 수집을 진행할 예정이다. 이를 통해 randomness, uniqueness, reliability와 같은 PUF의 핵심 성능 지표를 추가적으로 검증하고자 한다.

결과적으로 본 프로젝트는 셀 구조 제안, 주변 회로를 포함한 매크로 설계, 안정성 분석, 레이아웃 구현, 그리고 MPW 제출까지 완료한 통합적인 SRAM PUF 설계 프로젝트라고 할 수 있다.

AXI4-Lite에서 CPU(Master)가 주변 장치(Slave)의 레지스터에 데이터를 쓰는 과정은 세 개의 독립적인 채널을 통해 이루어진다. 각 채널에서 전송은 VALID와 READY가 동시에 1이 되는 클럭 사이클에 성립한다.

STAGE 1: Write Address Channel (AW)

• 이 채널을 통해 전달되는 정보는 쓰기 주소 AWADDR[31:0]이다. 핸드셰이크 신호로는 AWVALID와 AWREADY가 있다.

STAGE 2 : Write Data Channel (W)

• 이 채널을 통해 전달되는 정보는 쓰기 데이터 WDATA[31:0]와 바이트 선택 마스크 WSTRB[3:0]이다. 핸드셰이크 신호로는 WVALID와 WREADY가 있다.

STAGE 3 : Write Response Channel (B)

• 이 채널을 통해 전달되는 정보는 응답 코드 BRESP[1:0]이다. 핸드셰이크 신호로는 BVALID와 BREADY가 있다.

여기서 중요한 점은 세 채널이 핸드셰이크 관점에서는 서로 독립적으로 동작한다는 것이다. 즉, Write Address Channel과 Write Data Channel은 서로 다른 시점에 핸드셰이크가 성립할 수 있다.

다만 Slave는 주소와 데이터를 모두 정상적으로 수신한 뒤에야 Write Response를 반환할 수 있으므로, 전체적인 처리 순서는 논리적으로 유지된다.

- Write Address Channel 상세 분석

• AWADDR[31:0] - Write Address

• *[31:10]** : Reserved(예약됨, 사용하지 않음). AXI-Lite는 최대 1024비트까지만 주소 공간을 사용하는 경우가 많다. 이보다 큰 주소 공간이 필요하면 AXI-Full을 사용한다.

• *[9:2]** : 레지스터 인덱스(8비트). 이 비트들은 실제로 어느 레지스터를 선택할지를 결정한다.

• *[1:0]** : 항상 2'b00(바이트 오프셋).

• AWVALID - Address Valid

• AWREADY - Address Ready

- Write Data Channel 상세 분석

• WDATA[31:0] - Write Data 실제로 레지스터에 쓸 32비트 데이터이다. Master가 이 값을 Slave에게 전달하면, Slave는 이 값을 레지스터에 저장한다.

• WSTRB[3:0] - Write Strobe 32비트의 데이터 중에서 어느 바이트를 실제로 쓸 것인지 선택할 수 있다. 예를 들어 WSTRB = 4'b1111이면 4바이트 전체를 쓰고, WSTRB = 4'b0011이면 하위 2바이트만 갱신할 수 있다.

• WVALID - Data Valid

• WREADY - Data Ready

- Write Response Channel 상세 분석

• BRESP[1:0] - Write Response Code 쓰기 동작의 결과를 나타내는 응답 코드이다. AXI4-Lite에서는 보통 OKAY, SLVERR, DECERR를 사용한다. (OKAY, SLVERR, DECERR, EXOKAY)

• BVALID - Response Valid

• BREADY - Response Ready

즉, AXI4-Lite의 write transaction은 Address handshake, Data handshake, 그리고 Write Response handshake가 모두 완료되어야 최종적으로 끝난다.

2. Read Transaction

Write transaction이 3개의 채널로 구성되는 반면, Read transaction은 2개의 채널만으로 처리된다.

STAGE 1 : Read Address Channel (AR)

• 이 채널의 신호로는 ARADDR[31:0], ARVALID, ARREADY가 있다.

STAGE 2 : Read Data Channel (R)

• 이 채널의 신호로는 RDATA[31:0], RRESP[1:0], RVALID, RREADY가 있다.

- Read Address Channel 상세 분석

• ARADDR[31:0] - Read Address 읽기를 수행할 레지스터의 주소를 나타낸다. AWADDR와 마찬가지로 비트 필드 구조를 가진다.

• ARVALID - Address Valid

• ARREADY - Address Ready

- Read Data Channel 상세 분석

• RDATA[31:0] - Read Data Slave가 내부 레지스터에서 읽어 반환하는 32비트 데이터이다. Master는 이 값을 받아 CPU 레지스터나 메모리에 저장하게 된다.

• RRESP[1:0] - Read Response 읽기 동작의 결과를 나타낸다. 기본적으로 Write의 BRESP와 동일한 코드를 사용한다.

• RVALID - Read Valid

• RREADY - Read Ready

즉, AXI4-Lite의 read transaction은 Read Address handshake 이후, Slave가 Read Data와 Response를 반환하고 이에 대한 handshake가 완료되면 끝난다.

3. Register Type

AXI4-Lite Slave를 설계할 때, 주소로 선택되는 각 레지스터는 보통 접근 방식에 따라 R/W(Register) 와 RO(Register) 로 구분된다.
이 구분은 단순한 속성 차이가 아니라, write/read transaction이 실제 하드웨어에서 어떻게 처리되는지를 결정한다.

- R/W (Read/Write) Register

• CPU가 읽고 쓸 수 있는 레지스터이다.

• 보통 Control, Config, Data register처럼 소프트웨어가 값을 설정해야 하는 항목들이 여기에 해당한다.

• Write transaction이 성공하면 해당 주소의 내부 플립플롭 값이 갱신되고, Read transaction에서는 현재 저장된 값이 그대로 반환된다.

- RO (Read-Only) Register

• CPU가 읽을 수만 있고 직접 쓸 수는 없는 레지스터이다.

• 보통 Status, Error, Version register처럼 하드웨어 상태를 소프트웨어에 알려 주기 위한 용도로 사용된다.

• 이 레지스터의 값은 내부 하드웨어 로직이 실시간으로 갱신하며, CPU가 write를 시도하더라도 무시하거나 에러 응답으로 처리할 수 있다.

결국 AXI4-Lite 인터페이스의 핵심은 주소 채널로 어떤 레지스터를 선택하고, 데이터 채널로 그 레지스터를 읽거나 쓰는 구조라고 볼 수 있다.

4. Summary

지금까지 AXI4-Lite의 Write / Read Transaction 구조와, 이를 통해 접근되는 레지스터의 종류(R/W, RO)를 살펴보았다.

AXI4-Lite는 burst transfer를 지원하지 않는 대신, 비교적 단순한 구조로 제어 레지스터 접근에 적합한 인터페이스이다. 따라서 주변 장치의 제어/상태 레지스터를 설계할 때 가장 널리 사용되는 방식 중 하나이다.

아래 저장소에는 이러한 구조를 바탕으로 작성한 AXI4-Lite 설계가 정리되어 있다.

• Github : https://github.com/bjunverse26/AXI4_Lite

디지털 시스템에서는 여러 하드웨어 블록이 서로 데이터를 주고받아야 한다. 이 때 이들 사이의 공통 통신 경로 역할을 하는 것이 Bus이다.

Bus는 여러 블록이 데이터를 주고받기 위해 사용하는 공통 통신 경로이며, 전통적으로는 공유 신호선 형태로 구현된다.

이 과정에서 전송을 시작하는 주체를 Master, 요청에 응답하는 주체를 Slave라고 한다. 예를 들어 어떤 장치가 특정 주소로 읽기 또는 쓰기 요청을 보내면 그 장치는 Master가 되고, 그 요청을 받아 데이터를 저장하거나 반환하는 장치는 Slave가 된다.

- Address Decoding

시스템에서는 보통 여러 개의 Slave가 연결되어 있으므로, 어떤 장치가 응답해야 하는지는 주소(Address)를 기준으로 결정된다. 즉, Address Decoder가 전달된 주소를 해석하여 해당 주소 공간을 담당하는 Slave를 선택하게 된다.

- Arbitration

또한, 시스템에서는 한 번에 여러 Master가 존재할 수 있다. 이 경우 어떤 Master의 요청을 먼저 처리할지를 정하는 과정이 필요한데, 이를 Arbitration이라고 한다. Arbiter는 여러 요청 가운데 하나를 선택하여 Bus 자원을 사용할 수 있도록 한다.

즉, Address Decoder는 어느 Slave를 선택할지 결정하고, Arbiter는 어느 Master의 요청을 먼저 처리할지 결정한다.

2. About the AXI protocol

현대 SoC(System on Chip) 설계에서 CPU와 주변 장치 간의 통신은 필수적이다. 모든 시스템은 CPU가 메모리에 데이터를 읽고 쓰듯이 주변 장치의 레지스터에 접근할 수 있어야 한다.

이때 가장 널리 사용되는 표준 인터페이스가 바로 AXI(Advanced eXtensible Interface) 프로토콜이다.

AXI는 단순한 “공유 버스”보다는, 보통 AXI Interconnect 위에서 여러 Master와 Slave 간 트래픽을 중재하며 동작하는 SoC 내부 표준 인터페이스로 이해하는 것이 더 정확하다.

AXI의 특징으로는 높은 대역폭, 낮은 지연 시간, 유연성 및 호환성, Burst 기반 연속 접근 등이 있다.

ARM社의 AMBA(Advanced Microcontroller Bus Architecture) 규격에는 서로 다른 용도에 최적화된 세 가지 AXI 계열 인터페이스가 존재한다.

- AXI4-Lite

• 간단한 레지스터 접근에 특화되어 있다.

• CPU나 DMA 컨트롤러가 주변 장치의 제어 레지스터를 읽거나 쓸 때 주로 사용된다.

• Burst 전송을 지원하지 않는 단순한 memory-mapped I/O 형태이며, 데이터량이 많지 않은 제어 경로에 적합하다.

- AXI4

• 대용량 데이터의 고속 전송에 특화되어 있다.

• Burst 전송을 통해 주소 오버헤드를 줄이고, 연속적인 데이터 beat 전송으로 DRAM/메모리 컨트롤러가 선호하는 접근 패턴을 만들기 쉽다.

• 메모리 컨트롤러, DMA 엔진, 고속 I/O 인터페이스처럼 많은 양의 데이터를 빠르게 전송해야 하는 곳에 사용된다.

- AXI4-Stream

• 연속적인 데이터 스트림 전송에 특화되어 있다.

• 주소 개념이 없고, 데이터가 계속 흘러가는 파이프라인 구조이다.

• 영상/오디오/네트워크 패킷/신호처리(DSP)처럼 데이터 흐름 자체가 중요한 경로에 많이 사용된다.

정리: CPU 중심 시스템의 전형적인 구성으로는, CPU가 AXI4로 메모리 컨트롤러에 연결되어 DRAM에 고속으로 접근하고, 동시에 CPU는 AXI4-Lite로 여러 주변 장치의 제어 레지스터에 연결되어 설정을 변경하고 상태를 읽는다. 또한 주변 장치들은 AXI4-Stream으로 서로 연결되어 연속 데이터를 처리한다.

3. AXI Channel Structure

위 5채널(AW/W/B/AR/R) 구조는 AXI4/AXI4-Lite 같은 Memory-Mapped AXI 기준이며, AXI4-Stream은 주소 채널이 없는 별도의 스트리밍 인터페이스이다.

이러한 채널 분리는 주소, 데이터, 응답 경로를 서로 독립적으로 처리할 수 있게 하여, 단일 버스 구조보다 더 높은 처리량과 유연한 파이프라이닝을 가능하게 한다.

각 채널은 VALID/READY 핸드셰이크를 사용하여, 상대가 느릴 때 전송을 잠시 멈추는 backpressure를 자연스럽게 지원한다. 이때 송신 측이 READY를 기다렸다가 VALID를 올리면, 상대도 VALID를 기다리는 경우 deadlock이 발생할 수 있다.

AXI는 총 5개의 채널로 Transaction을 처리한다.

• Write request, which has signal names beginning with AW
• Write data, which has signal names beginning with W
• Write response, which has signal names beginning with B
• Read request, which has signal names beginning with AR
• Read data, which has signal names beginning with R

- AXI의 5개 채널과 각 역할

• Write and read request channels : 전송될 데이터의 주소 및 제어 정보를 전달하며, 이를 Request라고 부른다. 쓰기 요청과 읽기 요청을 위한 채널이 각각 별도로 존재한다.

• Write data channel : Master에서 Slave로 실제 데이터를 전송한다. 데이터 폭은 최대 1024비트까지 가능하며, 8비트마다 유효한 바이트를 나타내는 Byte lane strobe 신호를 포함한다.

• Write response channel : Slave가 Master에게 쓰기 작업이 정상적으로 완료되었음을 알린다. 이 응답은 개별 데이터 전송마다 발생하는 것이 아니라, 전체 write transaction이 끝난 뒤 한 번 전달된다.

• Read data channel : Slave에서 Master로 데이터를 전송한다. 이 채널은 읽기 데이터와 함께 해당 transaction의 응답 정보도 함께 전달한다.

4. Summary

이번 글에서는 Bus의 기본 개념부터 AXI 프로토콜의 전체 구조, 그리고 AXI의 채널 구성까지 정리해보았다.

AXI는 주소, 데이터, 응답을 독립적인 채널로 분리함으로써 높은 성능과 유연성을 제공한다.

이후 글에서는 AXI4-Lite와 AXI4 인터페이스를 직접 설계하고, handshake와 read/write transaction이 실제 RTL에서 어떻게 구현되는지 살펴볼 예정이다.